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8086微處理器是Intel公司的第三代微處理器——16位微處理器。它采用40引腳的DIP（雙列直插）封裝。時鐘頻率有三種：5MHz（8086）、8MHz （8086-1）和10MHz（8086-2）。8086的引腳安排如圖2-7所示。

圖2-7 8086的引腳圖

2.2.1  引腳功能說明

8086微處理器的引腳信號定義見表2-3。

8086的40條引腳信號按功能可分為4部分——地址總線、數(shù)據(jù)總線、控制總線以及其它（時鐘與電源）。下面分三部分作一簡要說明

 1.地址總線和數(shù)據(jù)總線

（1）數(shù)據(jù)總線用來在CPU與內(nèi)存儲器（或I/O設(shè)備）之間交換信息；地址總線由CPU發(fā)出，用來確定CPU要訪問的內(nèi)存單元（或I/O端口）的地址信號。前者為雙向、三態(tài)信號，后者為輸出、三態(tài)信號。

表2-3  8086引腳信號定義

（2）AD15～AD0為地址/數(shù)據(jù)總線。這16條信號線是分時復(fù)用的雙重總線，在每個總線周期開始（T1）時，用作地址總線的低16位（A15～AO），給出內(nèi)存單元（或I／O端口）的地址；其它時間為數(shù)據(jù)總線，用于數(shù)據(jù)傳輸。

（3）A19～A1/S6～S3為地址/狀態(tài)總線。這4條信號線也是分時復(fù)用的雙重總線，在每個總線周期開始（T1）時，用作地址總線的高4位（A19～A16），在存儲器操作中為高4位地址，在I／O操作中，這4位置“0”（低電平）。在總線周期的其余時間，這4條信號線指示CPU的狀態(tài)信息。

在4位狀態(tài)信息中，S6恒為低電平；S5反映標(biāo)志寄存器中中斷允許標(biāo)志IF的當(dāng)前值；而S4、S3表示正在使用哪個段寄存器，其編碼見表2-4。 表2-4 S4、S3的編碼表

S4	S3	特性（所使用的段寄存器）
L L H H	L H L H	ES SS CS(或者不是存儲器操作) DS

注：L-----低電平，H-----高電平

  （4）8086的20條地址線訪問存儲器時可尋址1M字節(jié)內(nèi)存單元；訪問外部設(shè)備時，只用16條地址線A15～A0可尋址64K個I/O端口。

（5）BHE/S7——總線高允許/狀態(tài)S7信號（輸出三態(tài)）。這也是分時復(fù)用的雙重總線。在總線周期開始的T1周期，作為總線高半部分允許信號，低電平有效。當(dāng)BHE為低電平時，把讀/寫的8位數(shù)據(jù)與AD15～AD8連通。該信號與A0（地址信號最低位）結(jié)合以決定數(shù)據(jù)字是高字節(jié)工作還是低字節(jié)工作。在總線周期的其他T周期，該引腳輸出狀態(tài)信號S7。在DMA方式下，該引腳為高阻態(tài)。

2．控制總線

控制總線是傳送控制信號的一組信號線。有些是輸出線，用來傳輸CPU送到其它部件的控制命令（如讀、寫命令、中斷響應(yīng)等）；有的是輸入線，由外部向CPU輸入控制及請求信號（復(fù)位、中斷請求等）。

8086的控制總線中有一條MN/MX（33#引腳）線，即最小／最大方式控制線，用來控制8086的工作方式。當(dāng)MN/MX接+5V時，8086處于最小方式，由8086提供系統(tǒng)所需的全部控制信號，用來構(gòu)成一個小型的單處理機(jī)系統(tǒng)。當(dāng)MN／MX接地時，8086處于最大方式，系統(tǒng)的總線控制信號由專用的總線控制器8288提供，8086把指示當(dāng)前操作的狀態(tài)信號（S2、S1、S0）送給8288，8288據(jù)此產(chǎn)生相應(yīng)的系統(tǒng)控制信號。最大方式用于多處理機(jī)和協(xié)處理機(jī)結(jié)構(gòu)中。

在8086的控制總線中，有一部分總線的功能與工作方式無關(guān)；而另一部分總線的功能隨工作方式不同而不同（即一條信號線有兩種功能。現(xiàn)分述如下。

（1）受MN/MX影響的信號線（最大方式信號）。

①S2、S1、S0——總線周期狀態(tài)信號（三態(tài)、輸出）。表示8086外部總線周期的操作類

型，送到系統(tǒng)中的總線控制器8288，8288根據(jù)這三個狀態(tài)信號，產(chǎn)生存儲器讀／寫命令。I/O端口讀／寫命令以及中斷響應(yīng)信號，S2、S1和S0的編碼表如表2-5所示。     表2-5  S2、S1、S0編碼表

S2	S1	S0	操作類型（CPU周期）
L L L L H H H H	L L H H L L H H	L H L H L H L H	中斷響應(yīng)讀I/O端口寫I/O端口暫停取指讀存儲器（數(shù)據(jù)）寫存儲器無效（無總線周期）

在總線周期的T4時鐘周期期間，S2、S1和S0的任何變化，指示一個總線周期的開始，而在T3期間（或Tw——等待周期期間）返回?zé)o效狀態(tài)，表示一個總線周期的結(jié)束。在DMA（直接存儲器存取）方式下，S2、S1、S0處于高阻狀態(tài)。

在最小方式下，S2、S1、S0三引腳分別為M/IO、DT/R和DEN。

M/IO為存儲器／IO控制信號（輸出、三態(tài)），用于區(qū)分CPU是訪問存儲器（M／IO=H），還是訪問I/O端口（M/IO=L）。

DT/R為數(shù)據(jù)發(fā)送/接收信號（輸出、三態(tài)），用于指示CPU是進(jìn)行寫操作（DT/R=H）還是讀操作（DT/R=L）。

DEN為數(shù)據(jù)允許信號（輸出、三態(tài)），在CPU訪問存儲器或I／O端口的總線周期的后一段時間內(nèi)，該信號有效。用作系統(tǒng)中總線收發(fā)器的允許控制信號。

②RQ/GT0、RQ/GT1——請求/允許總線訪問控制信號（雙向）。這兩條信號線是為多處理機(jī)應(yīng)用而設(shè)計的，用于對總線控制權(quán)的請求和應(yīng)答，其特點是請求和允許功能由一根信號線來實現(xiàn)。

總線訪問的請求／允許時序分為三個階段——請求、允許和釋放；如圖2-8所示。首先是協(xié)處理器向8086輸出RQ請求使用總線，然后在CPU（8086）的T4或下一個總線周期的T1期間，CPU輸出一個寬度為一個時鐘周期的脈沖信號GT給請求總線的協(xié)處理器，作為總線響應(yīng)信號，從下一個時鐘周期開始，CPU釋放總線。當(dāng)協(xié)處理器使用總線結(jié)束時，再給出一個寬度為一個時針周期的脈沖信號RQ給CPU，表示總線使用結(jié)束，從下一個時鐘周期開始，CPU又控制總線。

    圖2-8  請求/允許時序

兩條控制線可以同時接兩個協(xié)處理器，規(guī)定RQ/GT0的優(yōu)先級高。

在最小方式下，RQ/GT0和RQ/GT1二引腳分別為HOLD和HLDA。

HOLD為保持請求信號（輸入），當(dāng)外部邏輯把HOLD引腳置為高電平時，8086在完成當(dāng)前總線周期以后進(jìn)入HOLD（保持）狀態(tài)，讓出總線控制權(quán)。

HLDA為保持響應(yīng)信號（輸出）；這是CPU對HOLD信號的響應(yīng)信號，它對HOLD信號做出響應(yīng)，使HLDA輸出H電平。當(dāng)HLDA信號有效時，8086的三態(tài)信號線全部處于三態(tài)（高阻態(tài)）。使外部邏輯可以控制總線。

③QS1，QS0——指令隊列狀態(tài)信號（輸出）。用于指示8086內(nèi)部BIU中指令隊列的狀態(tài)，以便外部協(xié)處理器進(jìn)行跟蹤，QS1，QS0的編碼狀態(tài)如表2-6所示。

QS1	QS0
L	L	空操作，在最后一個時鐘周期內(nèi)，從隊列中不取任何代碼
L	H	在第一個字節(jié)，從隊列中取出的字節(jié)是指令的第一個字節(jié)
H	L	隊列空，由于執(zhí)行傳送指令，隊列已重新初始化
H	H	后續(xù)字節(jié)，從隊列中取出的字節(jié)是指令的后續(xù)字節(jié)

INTA為中斷響應(yīng)信號（輸出、三態(tài)），當(dāng)8086CPU響應(yīng)來自INTR引腳的可屏蔽中斷請求時，在中斷響應(yīng)周期內(nèi)，INTA變?yōu)榈碗娖健?/p>

④LOCK——總線優(yōu)先權(quán)鎖定信號（輸出、三態(tài)）。該信號用來封鎖外部處理器的總線請求，當(dāng)LOCK輸出低電平時，外部處理器不能控制總線，LOCK信號有效由指令在程序中設(shè)置，若一條指令前加上前綴指令LOCK，則8086在執(zhí)行該指令期間，LOCK線輸出低電平，并保持到指令執(zhí)行結(jié)束，以防止在這條指令執(zhí)行過程中被外部處理器的總線請求所打斷。

在保持響應(yīng)期間，LOCK線為高阻態(tài)。

在最小方式下，LOCK引腳為WR信號。

WR為寫控制信號（輸出、三態(tài)），當(dāng)8086CPU對存儲器或I/O端口進(jìn)行寫操作時，WR為低電平。

（2）不受MN/MX影響的控制總線（公共總線）。下面這些控制信號是不受工作方式影響的公共總線。

①RD——讀控制信號（三態(tài)，輸出）。RD信號為低電平時，表示8086CPU執(zhí)行讀操作。在DMA方式時RD處于高阻態(tài)。

②READY——等待狀態(tài)控制信號，又稱準(zhǔn)備就緒信號（輸入）。當(dāng)被訪問的部件無法在8086CPU規(guī)定的時間內(nèi)完成數(shù)據(jù)傳送時，應(yīng)由該部件向8086CPU發(fā)出READY=L（低電平），使8086CPU處于等待狀態(tài)，插入一個或幾個等待周期Tw，當(dāng)被訪問的部件可以完成數(shù)據(jù)傳輸時，被訪問的部件將使READY=H（高電平），8086CPU繼續(xù)運行。

③INTR——中斷請求信號（輸入）。可屏蔽中斷請求信號，電平觸發(fā)信號。在每條指令的最后一個時鐘周期時，8086CPU將采樣該引腳信號，若INTR為高電平，同時8086CPU的IF（中斷允許標(biāo)志）為“1”，則8086CPU將執(zhí)行一個中斷響應(yīng)時序，并且把控制轉(zhuǎn)移到相應(yīng)的中斷服務(wù)程序。如果IF=“0”，則8086不響應(yīng)該中斷請求，繼續(xù)執(zhí)行下一條指令。INTR信號可由軟件復(fù)位CPU內(nèi)部的IF位而加以屏蔽。

④NMI——不可屏蔽中斷請求信號（輸入）。上升沿觸發(fā)信號，不能用軟件加以屏蔽。

當(dāng)NMI從低電平變?yōu)楦唠娖綍r，該信號有效，8086CPU在完成當(dāng)前指令后，把控制轉(zhuǎn)移到不可屏蔽中斷服務(wù)程序。

⑤TEST——等待測試控制信號（輸入）。在WAIT（等待）指令期間，8086CPU每隔5個時鐘周期對TEST引腳采樣，若TEST為高電平，則8086CPU循環(huán)于等待狀態(tài)，若TEST為低電平，8086CPU脫離等待狀態(tài)，繼續(xù)執(zhí)行后續(xù)指令。

⑥RESET——復(fù)位信號（輸入）。當(dāng)RESET為高電平時，系統(tǒng)處于復(fù)位狀態(tài)，8086CPU停止正在運行的操作，把內(nèi)部的標(biāo)志寄存器FR、段寄存器、指令指針I(yè)P以及指令隊列復(fù)位到初始化狀態(tài)。注意，代碼段寄存器CS的初始化狀態(tài)為FFFFH。

3.其它信號

（1）CLK——時鐘信號（輸入）。該信號為8086CPU提供基本的定時脈沖，其占空比為1：3（高電平持續(xù)時間“重復(fù)周期=1：3），以提供最佳的內(nèi)部定時。

（2）Vcc——電源（輸入）。要求接上正電壓（+5V±10%）。

（3）GND——地線。兩條接地線。

2.2.2  8088的引腳與8086的不同之處

8088微處理器是一種準(zhǔn)16位機(jī)，其內(nèi)部結(jié)構(gòu)基本上與8086相同，其引腳信號也與8086基本相同，只是如下引腳的功能有所不同。

（1）8088的地址／數(shù)據(jù)復(fù)用線為8條，即AD7～AD0，而A15～A8為單一的地址線；

（2）8088中無BHE/S7信號，該引腳為SS0——狀態(tài)信號線。該引腳在最大方式下保持高電平，在最小方式下等效于最大方式下S0的作用，SS0與IO/M，DT/R組合以確定當(dāng)前的總線周期，IO/M、DT/R與SS0的編碼如表2-7所示 表2-7 IO/M、DT/R、SS0編碼表

IO/M	DT/R	SS0
H H H H L L L L	L L H H L L H H	L H L H L H L H	中斷響應(yīng)讀I/O端口寫I/O端口暫停 取指讀存儲器寫存儲器無效

（3）8088的存儲器I/O控制線為IO/M，即該信號為高電平時是I/O端口訪問；為低電平時是存儲器訪問。這與8086的M/IO線剛好相反。

8088的引腳安排如圖2-9所示。

2.2.3 最小方式與最大方式

8086有兩種工作方式，本小節(jié)討論在這兩種工作方式下，8086系統(tǒng)的基本配置。

1．最小方式下的基本配置

當(dāng)8086CPU的MN/MX引腳接十5V電源時，8086CPU工作于最小方式，用于構(gòu)成小型的單處理機(jī)系統(tǒng)，圖2-10為最小方式下8086系統(tǒng)配置圖。

圖2-10所示的8086系統(tǒng)中，除8086CPU以及信息傳送對象存儲器和I/O接口電路外，還有三部分支持系統(tǒng)工作的器件——時鐘發(fā)生器、地址鎖存器和數(shù)據(jù)收發(fā)器。

（1）時鐘發(fā)生器8284A、8284A是用于8086（或8088）系統(tǒng)的時鐘發(fā)生器/驅(qū)動器芯片，它為8086（或8088）以及其它外設(shè)芯片提供所需要的時鐘信號、復(fù)位信號（RESET）和就緒信號（READY）。

（2）總線鎖存器和總線收發(fā)器。系統(tǒng)配置圖中三片總線鎖存器芯片用來鎖存地址／數(shù)據(jù)總線 AD19～AD0中的地址信息，以及BHE／S7中的BHE信息。因為這21位信息僅在總線周

期的第一個時鐘周期Tl出現(xiàn)．必須將這些信息在整個總線周期期間保存起來，每片總線鎖存器鎖存8位信息。

常用的總線鎖存器有：74LS373、74LS273、Intel8282和8283等。

另外二片總線收發(fā)器芯片用來對AD15～AD0中的數(shù)據(jù)信息進(jìn)行緩沖和驅(qū)動，并控制數(shù)據(jù)發(fā)送和接收的方向。注意該芯片必須在8086總線周期的第二個時鐘周期二開始工作，因為T1周期時AD15～AD0上輸出的是地址信息。

常用的總線收發(fā)器芯片有：74LS245、Intel 8286和8287等，鎖存器電路和收發(fā)器電路

在第四章中進(jìn)一步說明。

（3）需要說明的問題。在最小方式下，8086CPU直接產(chǎn)生全部總線控制信號（DT／R、

DEN、ALE、M/IO）和命令輸出信號（RD、WR或INTA），并提供請求訪問總線的應(yīng)答信號HLDA。當(dāng)總線主設(shè)備（例如DMA控制器Intel 8257或 8237）請求控制權(quán)時，通過HOLD請求邏輯使輸人到8086CPU的HOLD信號變?yōu)橛行Вǜ唠娖剑Ｈ绻?086CPU響應(yīng)HOLD請求，則8086CPU輸出信號HLDA變?yōu)橛行Вǜ唠娖剑源俗鳛閷偩€主設(shè)備請求的回答；同時使8086CPU的地址總線、數(shù)據(jù)總線、面正信號以及有關(guān)的總線控制信號和命令輸出信號處于高阻狀態(tài)。此外，地址鎖存器和數(shù)據(jù)收發(fā)器的輸出也處于高阻狀態(tài)。這樣，8086CPU不再控制總線，一直保持到HOLD信號變?yōu)闊o效（低電平），8086CPU重新獲得總線控制權(quán)。

2．最大方式下的基本配置

當(dāng) 8086CPU的MN/MX引腳接地時，8086CPU作于最大方式，用于構(gòu)成多處理機(jī)和協(xié)處理機(jī)系統(tǒng)，圖2-11為最大方式下8086系統(tǒng)配置圖。

同最小方式下8086系統(tǒng)配置圖相比較，最大方式系統(tǒng)增加了一片專用的總線控制器芯片8288。

（1）總線控制器8288。8288總線控制器是8086CPU工作在最大方式下構(gòu)成系統(tǒng)中必不可少的支持芯片，它根據(jù)8086CPU在執(zhí)行指令時提供的狀態(tài)信號S2、S1、S0建立控制時序，輸出讀寫控制命令，可以提供靈活多變的系統(tǒng)配置，以實現(xiàn)最佳的系統(tǒng)性能。8288的結(jié)構(gòu)

8288根據(jù)8086的狀態(tài)信號S2、S1、S0確定CPU執(zhí)行何種總線周期，發(fā)出相應(yīng)的命令信號去控制系統(tǒng)中的相關(guān)部件。狀態(tài)信號與輸出命令的關(guān)系見表2-8。   表2-8  8288的命令輸出

其中I/O讀、寫命令以及存儲器讀、寫命令I(lǐng)ORC、IOWC、MRDC、MWTC代替了最小方式中的三條控制線——RD、WR和M/IO。而AIOWC和AMWC為超前命令，可在寫周期之前就啟動寫過程，從而能夠在一定程度上避免CPU進(jìn)入沒有必要的等待狀態(tài)，這兩個超前命令較IOWC和MWTC出現(xiàn)時間早一個時鐘周期，當(dāng)需要提前發(fā)出寫命令的場合，可以選用這兩個信號。8288的工作時序見圖2-13。

（2）需要說明的問題。

①8086CPU在最小方式下HOLD和HLDA引腳在最大方式時成為RQ/GT0和RQ/GT1信號線，這兩條引腳通常同8087（協(xié)處理器）或8089（I/O處理器）相連接，用于8086同它們之間傳送總線請求與總線應(yīng)答信號。

②當(dāng)系統(tǒng)為具有兩個以上主CPU的多處理器系統(tǒng)時，必須配上總線仲裁器8299，用來保證系統(tǒng)中的各個處理器同步地進(jìn)行工作，以實現(xiàn)總線共享。