一、指令周期、總線周期和時鐘周期
每條指令的執行由取指令、譯碼和執行等操作組成。執行一條指令所需要的時間稱為指令周期（InstructionCycle），不同指令的指令周期是不等長的。
8086CPU與外部交換信息總是通過總線進行的。CPU的每一個這種信息輸入、輸出過程需要的時間稱為總線周期（Bus Cycle），每當CPU要從存儲器或輸人輸出端口存取一個字節或字就需要一個總線周期，一個指令周期由一個或若干個總線周期組成。
而執行指令的一系列操作都是在鐘脈沖CLK的統一控制下一步一步進行的。時鐘脈沖的重復周期稱為時鐘周期（Clock Cycle），時鐘周期是CPU的時間基準， 由計算機的主頻決定。例如，8086的主頻為5MHz，則1個時鐘周期為200ns。
8086CPU的總線周期至少由4個時鐘周期組成，分別以T1、T2、T3和T4表示，如圖2-14所示，T 又稱為狀態（state）。

一個總線周期完成一次數據傳輸，至少要有傳送地址和傳送數據兩個過程。在第一個時鐘周期T1期間由CPU輸出地址，在隨后的三個T周期（T2、T3和T4）用以傳送數據。換言之，數據傳送必須在T2～T4這三個周期內完成，否則在T4周期后，總線將作另一次操作，開始下一個總線周期。
在實際應用中，當一些慢速設備在三個T周期內無法完成數據讀寫時，那么在T4后，總線就不能為它們所用，會造成系統讀寫出錯。為此，在總線周期中允許插入等待周期Tw一當被選中進行數據讀寫的存儲器或外設無法在三個T周期內完成數據讀寫時，就由其發出一個請求延長總線周期的信號到8086CPU的READY引腳，8086CPU收到該請求后，就在T3與T4之間插入一個等待周期Tww，加入Tww的個數與外部請求信號的持續時間長短有關，延長的時間Tww也以時鐘周期T為單位，在Tww期間，總線上的狀態一直保持不變。
如果在一個總線周期后不立即執行下一個總線周期，即總線上無數據傳輸操作，系統總線處于空閑狀態，此時執行空閑周期Ti ，Ti也以時鐘周期T為單位，兩個總線周期之間插入幾個Ti與8086CPU執行的指令有關，例如在執行一條乘法指令時，需用124個時鐘周期，而其中可能使用總線的時間極少，而且預取隊列的充填也不用太多的時間，加入的Ti可能達到l00多個。在空閑周期期間，20條雙重總線的高4位A19/S6～A16/S3上，8086CPU仍驅動前一個總線周期的狀態信息而且，如果前一個總線周期為寫周期，那么，CPU會在總線的低16價AD15～AD0上繼續驅動數據信息D15～D0；如果前一個總線周期為讀周期，則在空閑周期中，總線的低16位D15～D0處于高阻狀態。
二、幾種基本時序
8086CPU的操作是在指令譯碼器輸出的電位和外面輸入的時鐘信號聯合作用下產生的各個命令控制下進行的，可分為內操作與外操作兩種，內操作是控制ALU（算術邏輯單元）進行算術運算，控制寄存器組進行寄存器選擇以及送往數據線還是地址線，進行讀操作還是寫操作等，所有這些操作都在CPU內部進行，用戶可以不必關心。CPU的外部操作是系統對CPU的控制或是CPU對系統的控制，用戶必須了解這些控制信號以便正確使用。
8086CPU的外部操作主要有如下幾種：①存儲器讀或寫；②I/O端口讀或寫；③中斷響應；④總線保持（最小方式）；⑤總線請求/允許（最大方式）；⑥復位和啟動；⑦暫停。
（一）總線讀操作
當8086CPU進行存儲器或I／O端口讀操作時，總線進入讀周期，8086的讀周期時序如圖2-15所示。
圖2-158086讀周期時序
基本的讀周期由4個T周期組成——T1、T2、T3和T4。當所選中的存儲器和外設的存取速度較慢時，則在T3和T4之間將插入1個或幾個等待周期Tw。
在8086讀周期內，有關總線信號的變化如下：
（1） ：在整個讀周期保持有效，當進行存儲器讀操作時， 為高電平；當進行I/O端口讀操作時， 為低電平。
（2）A19/S6～A16/S3 ：在T1期間，輸出CPU要讀取的存儲單元或I/O端口的地址高4位。T2～T4期間輸出狀態信息S6～S3。
（3） ：在T1期間，輸出 有效信號（ 為低電平），表示高8位數據總線上的信息可以使用， 信號通常作為奇地址存儲體的體選信號（偶地址存儲體的體選信號是最低地址位A0）。T2～T4期間輸出高電平。
（4）AD15～AD0 ：在T1期間，輸出CPU要讀取的存儲單元或I/O端口的地址A15～A0。T2期間為：CPU從AD15～AD0上接收數據。
（5）ALE：在T1期間地址鎖存有效信號為一正脈沖系統中的地址鎖存器正是利用該正脈沖的下降沿來鎖存A19/S6～A15/S3，AD15～AD0中的20位地址信息以及 。
（6） ：在T2期間輸出低電平送到被選中的存儲器或I/O接口。注意，只有被地址信號選中的存儲單元或I/O端口，才會被 信號從中讀出數據（數據送上數據總線AD15～AD0）。
（7） ：在整個總線周期內保持低電平，表示本總線周期為讀周期，在接有數據總線收發器的系統中 用來控制數據傳輸方向。
（8） ：在T2～T3期間輸出有效低電平，表示數據有效，在接有數據總線收發器的系統中，用來實現數據的選通。
（二）總線寫操作
當8086CPU進行存儲器或I/O端口寫操作時，總線進入寫周期，8086的寫周期時序如圖2-16所示。
總線寫操作的時序與讀操作時序相似，其不同處在于：
（1）AD15～AD0：在T2～T4期間送上欲輸出的數據，而無高阻態。
（2） ：從T2～T4 ， 引腳輸出有效低電平，該信號送到被選中的存儲器和I/O接口。注意，只有被地址信號選中的存儲單元或I/O端口才會被WR信號寫入數據。
（3） ：在整個總線周期內保持高電平，表示本總線周期為寫周期，在接有數據總線收發器的系統中，用來控制數據傳輸方向。
（三）中斷響應操作
當8086CPU的INTR引腳上有一有效電平（高電平），且標志寄存器中IF=1，則8086CPU在執行完當前的指令后，響應中斷，在響應中斷時CPU執行兩個中斷響應周期，如圖2-17所示。
每個中斷響應周期由4個T周期組成。在第一個中斷響應周期中，從T2～T4周期， 為有效（低電平），作為對中斷請求設備的響應；在第二個中斷響應周期中，同樣從T2～T4周期， 為有效（低電平），該輸出信號通知中斷請求設備（通常是通過中斷控制器）把中斷類型號（決定中斷服務程序的入口地址）送到數據總線的低8位AD7～AD0（在T2～T4期間）。在二個中斷響應周期之間，有3個空閑周期（Ti）。
（四）總線保持與響應
當系統中有其他的總線主設備請求總線時，向8086CPU發出請求信號HOLD，CPU接收到HOLD有效的信號后，在當前總線周期的T4，或下一個總線周期的T1的后沿，輸出保持響應信號HLDA，緊接著從下一個時鐘開始，8086CPU就讓出總線控制權。當外設的DMA傳送結束時，使HOLD信號變低，則在下一個時鐘的下降沿使HLDA信號變為無效（低電平）。8086的總線保持響應時序見圖2-18所示。
（五）系統復位
8086CPU的RESET引腳，可以用來啟動或再啟動系統，當8086在RESET引腳上檢測到一個脈沖的上跳沿時，它停止正在進行的所有操作，處于初始化狀態，直到RESET信號變低。
圖中RESET輸入是引腳信號，CPU內部是用時鐘脈沖CLK來同步外部的復位信號的，所以內部RESET是在外部引腳RESET信號有效后的時鐘上升沿有效的。復位時，8086CPU將使總線狀態變為：地址線浮空（高阻態）直到8086CPU脫離復位狀態，開始從FFFF0H單元取指令；ALE、HLDA信號變為無效（低電平）；其他控制信號線，先變高一段時間（相應于時鐘脈沖低電平的寬度）然后浮空。
另外，復位時內部寄存器狀態為：標志寄存器、指令指針（IP）、DS、SS、ES清零；CS置FFFFH；指令隊列變空。
以上討論的都是最小方式下的時序。